CLBは32個の個別のロジック要素で構成されています。各ロジック要素がルックアップテーブル(LUT)ベースで設計されているため、さまざまなカスタマイズオプションがあります。CPUに依存せず動作できるので、応答時間と消費電力が向上します。電源投入またはリセット時に、CPUが非実行の状態で事前定義された設定が自動的に読み込まれるモードがあります。
またユーザーのファームウェアとデータのセキュリティを確保する拡張コード保護機能も備えています。この機能にはプログラミングとデバッグインターフェイスを無効にして1回限りのデバイスのプログラミングを可能にする機能や、ICSP™(In-Circuit Serial Programming™)インターフェイスを介してデバイスとの通信に対する不正な試みを効果的にブロックする機能が含まれます。
8ピンのパッケージから40ピンのパッケージまでさまざまなパッケージでご用意しており、最大28KBのプログラムフラッシュメモリ、最大2KBのRAM、256バイトのデータフラッシュメモリ(EEPROM)を搭載しています。追加機能には、最大200kspsの処理能力を持つ 10 ビットのアナログ - デジタルコンバータ(ADCC)、10 ビットのデジタル - アナログ コンバータ(DAC)、2 つの高速コンパレータ(応答時間50ns)、タイミング制御やSMBusや互換性があるシリアル通信用などのペリフェラルのコレクションが含まれており、リアルタイム制御、デジタルセンサノード、産業機器や自動車などの市場セグメントといったさまざまなアプリケーションに最適なデバイスとなっています。
特徴
- 動作電圧範囲: 1.8V~5.5V
- 32個の基本ロジックエレメント(BLE)を備えた構成可能なロジックブロック
- プログラミングおよびデバッグ用インターフェイス(PDID)の無効化
- 4x 構成可能なロジックセル
- 10ビット 演算機能付きADC(ADCC)
- 10ビット デジタル/アナログコンバータ(DAC)
- 2x 高速コンパレータ(応答速度50ns)
- 2x 16ビットPWM、2x キャプチャ/コンペア/PWM(CCP)
- 2x 8ビットタイマ、3x 16ビットタイマ
- ウィンドウ型ウォッチドッグタイマ(WWDT)
- ペリフェラルピン選択(PPS)
- EUSART, I2C/SPIインターフェイス
アプリケーション
- 組み込み
- 産業
- IoT
仕様
- 7KBプログラムメモリサイズ
- 512バイトRAM
- 256バイトのデータEEPROM
- 28ピン
- 32個のロジックエレメントを含むCLB
- 10ビットADC分解能
- 35x ADCチャネル
- 10ビットDAC分解能
- 2 x コンパレータ
- 4 x 構成可能なロジックセル(CLC/CCL)
- 4 x スタンドアロンPWM
- 2-MSSP (SPI/I2C)
- 2x U(S)ART
- ペリフェラル・ピン・セレクト/ピン多重化
- 演算機能付きADC
- 動作電圧範囲:1.8V~5.5V
コアデータパス図
開発環境

