A3R12E40DBF-8E

Zentel Japan
155-A3R12E40DBF-8E
A3R12E40DBF-8E

メーカ：

詳細：
DRAM DDR2 512Mb, 32Mx16, 800 at CL5, 1.8V, FBGA-84

データシート:
ECADモデル:
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予想2026/07/23
工場リードタイム：
12
週間 表示されている時間を超える工場生産予定時間。
最小: 1   倍数: 1
ユニット価格:
¥-
合計 額:
¥-
EST関税:

価格 (JPY)

数量 ユニット価格
合計 額
¥960.1 ¥960
¥894.9 ¥8,949
¥867.2 ¥21,680
¥847.6 ¥42,380
¥828 ¥82,800
¥800.3 ¥200,075
¥780.8 ¥390,400
¥761.2 ¥761,200
¥741.7 ¥1,483,400

製品属性 属性値 属性の選択
Zentel Japan
製品カテゴリー: DRAM
RoHS:  
SDRAM - DDR2
512 Mbit
16 bit
400 MHz
FPGA-84
32 M x 16
400 ps
1.7 V
1.9 V
0 C
+ 85 C
DDR2
Tray
ブランド: Zentel Japan
組立国: Not Available
拡散国: Not Available
原産国: TW
水分感度: Yes
取り付け様式: SMD/SMT
製品タイプ: DRAM
工場パックの数量: 2000
サブカテゴリ: Memory & Data Storage
供給電流 - 最大: 65 mA
トレードネーム: Zentel Japan
単位重量: 194 mg
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選択した属性: 0

データシート

CNHTS:
8542329010
USHTS:
8542320028
ECCN:
EAR99

DDR2 SDRAM

Zentel DDR2 SDRAM features a double-data-rate architecture with two data transfers per clock cycle. The high-speed data transfer is realized by the 4 bits prefetch pipelined architecture. A bi-directional differential data strobe (DQS and /DQS) is transmitted/received with data for capturing data at the receiver. DQS is edge-aligned with data for READs; center-aligned with data for WRITEs Differential clock inputs (CK and /CK). The DLL aligns DQ and DQS transitions with CK transitions.

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