Texas Instruments SN74SSTU32864構成式レジスタバッファ

C0入力は、レジスタA構成（低の場合）からレジスタB構成（高の場合）にいたるまで、1:2ピン配列のピン配列構成を制御します。C1入力は、25ビット1:1（低の場合）～14ビット1:2（高の場合）のピン配列構成を制御します。C0およびC1は、通常の動作中は切り替えることはできません。レジスタを目的のモードに設定するには、これらを有効な低または高レベルに配線する必要があります。25ビット1:1ピン配列構成では、A6、D6、H6端子は「低」に駆動されるため、使用しないでください。

このデバイスは、低消費電力スタンバイ動作をサポートしています。RESET\が「低」の場合、差動入力レシーバは無効になり、非駆動（浮動）データ、クロック、リファレンス電圧（V_REF）入力が可能になります。また、RESET\が「低」になると、すべてのレジスタがリセットされ、すべての出力が強制的に「低」になります。LVCMOSリセット\およびCn入力は、有効なロジック高または低レベルで常に保持する必要があります。2本のV_REFピン（A3、T3）は、内部で約150で接続されています。ただし、外部V_REF電源に接続する必要があるのは2本のV_REFピンのうちの1本だけです。未使用のV_REFピンは、V_REF結合コンデンサで終端処理する必要があります。

デバイスは、両方のシステムオンチップ選択（DCS\、CSR\）入力を監視することによって低消費電力アクティブもサポートしています。また、DCSとCSR\入力の両方が「高」の場合に状態変化からのQn出力をゲートします DCS\またはCSR\入力が「低」の場合、Qn出力機能は通常通りに機能します。RESET\ inputには、DCS\およびCSR\制御より優先度が高く、出力を強制的に低くします。DCS\制御機能が不要の場合は、CSR\入力を接地に配線できます。その場合、DCS\のセットアップ時間要件は他のDデータ入力の場合と同じです。安定したクロックが供給される前にレジスタからの定義された出力を確保するために、パワーアップ時にRESET\を「低」状態にする必要があります。