Zentel DDR3 SDRAM
Zentel DDR3 SDRAMは、8ビットのプリフェッチ・パイプライン・アーキテクチャによって実現される高速データ転送が特徴です。SDRAMには、クロックサイクルあたり2つのデータ転送が備わったダブルデータレート・アーキテクチャがあります。双方向差動データストロボ（DQSおよび/DQS）があり、レシーバでデータをキャプチャするためにデータで送受信されます。DQSは、読取用のデータとエッジアライメント、書き込み用のデータを中心に揃えています。差動クロック入力（CKおよび/CK）DLL DQおよびDQS遷移はCK遷移で調整されます。
特徴
- 高速データ転送は、8 ビットのプリフェッチパイプラインアーキテクチャによって実現
- ダブルデータレート・アーキテクチャ:クロックサイクルあたり2つのデータ転送
- 双方向差動データストロボ（DQSおよび /DQS）は、レシーバで データをキャプチャするためにデータで送信/受信される
- DQSは、読み取り用のデータとエッジ調整され、書き込み用のデータと中央揃えされて います。
- 差動クロック入力 (CKおよび/CK)
- DLL は、CK遷移でDQおよびDQS遷移を調整
- 書き込みデータ用のデータマスク（DM）
- コマンドとデータバス効率向上の ためのプログラマブル付加レイテンシによってCASをポスト
- より良い信号品質のためのオンダイ終端（ODT）
- 同期ODT
- ダイナミックODT
- 非同期ODT
- 各ポジティブCKエッジに入力されたコマンド、DQSの両エッジを基準にしたデータ とデータマスク
- 事前に 定義されたパターン読出用の多目的レジスタ（MPR）
- DQドライブとODT用のZQキャリブレーション
- プログラム可能なパーシャルアレイセルフリフレッシュ（PASR）
- パワーアップ・シーケンス用リセットピンとリセット 機能
- SRT（セルフリフレッシュ温度）範囲
- 通常/拡張
- 自動セルフ更新（ASR）
- プログラマブル出力ドライバインピーダンス制御
- JEDEC準拠のDDR3/DDR3L
- ロウハンマーフリー（RHフリー）:内部検出/遮断回路
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| 部品番号 | データシート | 説明 |
|---|---|---|
| A3T2GF40CBF-HPI |  |
DRAM DDR3&DDR3L 2Gb, 128Mx16, 1866 at CL13, 1.35V&1.5V, FBGA-96, Ind. Temp. |
| A3T8GF33BBF-GML | |
DRAM DDR3L 8Gb, 1024Mx8 (1CS, 1ZQ), 1600 at CL11, 1.35V, FBGA-78 |
| A3T2GF40CBF-HP | |
DRAM DDR3&DDR3L 2Gb, 128Mx16, 1866 at CL13, 1.35V&1.5V, FBGA-96 |
| A3T1GF30CBF-GM | |
DRAM DDR3 1Gb, 128Mx8, 1600 at CL11, 1.5V, FBGA-78 |
| A3T1GF30CBF-GMI | |
DRAM DDR3 1Gb, 128Mx8, 1600 at CL11, 1.5V, FBGA-78, Ind. Temp. |
| A3T1GF30CBF-GML | |
DRAM DDR3L 1Gb, 128Mx8, 1600 at CL11, 1.35V, FBGA-78 |
| A3T1GF30CBF-GMLI | |
DRAM DDR3L 1Gb, 128Mx8, 1600 at CL11, 1.35V, FBGA-78, Ind. Temp. |
| A3T1GF40CBF-GM | |
DRAM DDR3 1Gb, 64Mx16, 1600 at CL11, 1.5V, FBGA-96 |
| A3T1GF40CBF-GMI | |
DRAM DDR3 1Gb, 64Mx16, 1600 at CL11, 1.5V, FBGA-96, Ind. Temp. |
| A3T1GF40CBF-GML | |
DRAM DDR3L 1Gb, 64Mx16, 1600 at CL11, 1.35V, FBGA-96 |
公開: 2021-06-28
| 更新済み: 2022-03-11