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RISC-V（リスクファイブ）とは、「縮小命令セットコンピューター（Reduced Instruction Set Computer） V」の略称で、カリフォルニア大学バークレー校のクルステ・アサノビッチ氏とデビッド・A・パターソン氏が企業と共に開発した命令セットアーキテクチャ（ISA）です。このプロジェクトは、ソフトウェアとハードウェア開発を同時に行う学術研究プログラムから生まれました。

RISC-Vが他のISAと一線を画しているのは、BSD（Berkeley Software Distribution）ライセンスが適用されることです。これにより、ユーザーがRISC-Vコアの設計、製造、販売を行なっても、一切ロイヤリティ料は発生せず、顧客や競合他社に自社独自の実装を公開する必要もありません。

RISC-Vは永久的？

RISC-Vが目指したのは、高速でパワフル、かつエネルギー効率の高いプロセッサに最適化された、小型でオープンな ISAでした。RISC-V は、FPGA、ASIC、カスタム CPU に簡単に実装することができて、あらゆるマイクロアーキテクチャと、ほとんどのプログラミング言語やソフトウェアスタックをサポートします。 ISAが固定されているため、現在書かれているコードは、同じ基本 ISAと同じ拡張ISAを使用しているプロセッサコアであれば、将来も続けて実行することができます。

RISC-V は、非営利団体RISC-V International（旧RISC-V Foundation）によって管理されています。 原著作者と著作権所有者は、その権利をこの団体に譲渡しています。

RISC-Vには、3種類の基本ISAがあります。32ビットハードウェア用のRVI32I、64 ビット用のRV64I、128ビット用のRV128I です。RVI32I の組み込みシステム用のバリアントとして、レジスタを16 本に削減した RV32E があります。

RV32I コマンドは、次の 6 つのフォーマットに基づいています。

1. コマンド タイプR：レジスタ間命令

2. コマンド タイプI：短い即値とロード命令

3. コマンド タイプS：データ ワードの保存命令

4. コマンド タイプB：条件分岐命令

5. コマンドタイプU：上位即値命令

6. コマンド タイプJ：ジャンプ命令

これらのフォーマットは、制御、ロード/保存、レジスタ操作、デバッグなどの整数コマンドの基礎となります。 RV32Iでは、これらの命令はすべて32ビット幅で、1クロックしか使用しません。これは、コマンドに数サイクルを要するARM-32やx86-32などの他のISAとは大きく異なります。

近年、多くのメーカーがRISC-Vコア、CPU、MCUSの開発に取り組むようになり、その結果、技術の成熟が進み、初期に見られた問題も克服されています。

最新ISAを搭載したチップ

そんなRISC-Vコアのパイオニアの一社が、RISC-V International のメンバーでもある Andes Technology社です。 現在の同社主力製品は64ビットコア「AX45MP」です。

AX45MPマルチコアCPU IPは、AndeStar V5アーキテクチャをベースとした8段スーパースカラプロセッサです。 RISC-V標準の「G（IMAC-FD）」拡張、16ビット圧縮コマンド「C」、DSP/SIMD  「P」拡張（ドラフト）、ユーザーレベル割り込み「N」拡張、高速メモリアクセスや高速分岐処理のAndesパフォーマンス/機能の拡張、およびカスタム命令を追加するAndes Custom Extension（ACE）をサポートしています。 Linux ベースのアプリケーションのためのMMU、効率的な分岐実行のための分岐予測、レベル 1 命令およびデータ キャッシュ、低遅延アクセスのためのローカルストレージを特徴としています。

AX45MP対称型マルチプロセッサは、最大 4 つのコアと、命令およびデータのプリフェッチを備えたレベル 2 キャッシュ コントローラをサポートします。コヒーレンスマネージャ は、MESIプロトコルを実装して、キャッシュレスバス マスターのI/Oコヒーレンスを含むレベル1キャッシュ コヒーレンスを管理します。AX45MPのその他の機能として、レベル1/2ストレージのソフトエラー保護用のECC、ベクター割り当てと優先度プリエンプション用の拡張を備えたプラットフォームレベル割り込みコントローラ（PLIC）、ソフトウェア品質向上のためのCoDense、StackSafe、および電源管理用のQuickNap、PowerBrake、WFIなどがあります。

ルネサス エレクトロニクスは、このコアを製品に初めて搭載しました。 RZ/Fiveマイクロプロセッサは、1.0GHz RISC-V CPUコア（AX45MP Single）と16ビットDDR3L/DDR4インターフェイスを内蔵しています。また、ギガビットイーサネット、CAN、USB 2.0などの多くのインターフェイスも備えており、エントリークラスの社会インフラゲートウェイ制御や産業用ゲートウェイ制御などのアプリケーションに最適です（図1）。

図1：RZ/Fiveマイクロプロセッサのブロック図（出典：ルネサス）

RZ/Five（図2）には、13mm x 13mm BGA-361と11mm x 11mm BGA-266の2つのパッケージオプションがあります。BGA-361はギガビットイーサネット2chを備え、 BGA-266はギガビットイーサネット1chを備えています。

図2：RZ/Five RISC-Vマイクロプロセッサ（出典：ルネサス）

評価ボードは、RZ/Fiveが設計上の課題解決に適しているかを判断するのに役立ち、RZ/Five RISC-Vマイクロプロセッサのデモンストレーションおよび開発用プラットフォームを提供します。RZ/Five MPU（マイクロプロセッサユニット）は、1.0GHz RISC-V CPUコア（AX45MP Single）と16ビットDDR3L/DDR4インターフェイスを備えています。また、ギガビットイーサネット、CAN、USB 2.0などの多彩なインターフィスも備えているため、社会インフラゲートウェイ制御やエントリークラスの産業用ゲートウェイ制御に最適です。

RZ/Five評価ボードキットは、モジュールボード（SOM）（図3）とキャリアボードで構成されています。キャリアボードはSMARC v2.1規格に準拠したRZ/G2L、RZ/G2LC、およびRZ/V2L用のモジュールで共通に使用することができます。これにより、これらのデバイス間でシームレスかつフレキシブルな評価が可能になります。

図3：モジュールボード構成（出典：ルネサス）

RISC-Vの未来

オープンアーキテクチャと最新パイプラインシステムを組み合わせたRISC-Vコアは、ライセンスで縛られたプロプライエタリ（専売的）でクローズドなIPコアを脅かす存在となっています。遅延分岐やステータスコードがないため、無駄のないCPU構造を実現することができます。さらに多くのハードウェア設計会社やメーカーがRISC-Vを実装するようになれば、今後は、この命令セットが半導体市場を席巻する可能性が大いにあります。